دانلود کتاب Architecture and CAD for Deep-Submicron FPGAs
کتاب معماری و CAD برای FPGA های Deep-Submicron نسخه زبان اصلی
دانلود کتاب معماری و CAD برای FPGA های Deep-Submicron بعد از پرداخت مقدور خواهد بود
توضیحات کتاب در بخش جزئیات آمده است و می توانید موارد را مشاهده فرمایید
توضیحاتی در مورد کتاب Architecture and CAD for Deep-Submicron FPGAs
نام کتاب : Architecture and CAD for Deep-Submicron FPGAs
ویرایش : 1st edition
عنوان ترجمه شده به فارسی : معماری و CAD برای FPGA های Deep-Submicron
سری : The Springer International Series in Engineering and Computer Science
نویسندگان : Vaughn Betz, Jonathan Rose, Alexander Marquardt
ناشر : Springer
سال نشر : 1999
تعداد صفحات : 257
ISBN (شابک) : 0792384601 , 9780792384601
زبان کتاب : English
فرمت کتاب : pdf
حجم کتاب : 12 مگابایت
بعد از تکمیل فرایند پرداخت لینک دانلود کتاب ارائه خواهد شد. درصورت ثبت نام و ورود به حساب کاربری خود قادر خواهید بود لیست کتاب های خریداری شده را مشاهده فرمایید.
توضیحاتی در مورد کتاب :
از زمان معرفی آنها در سال 1984، آرایه‌های دروازه‌ای قابل برنامه‌ریزی میدانی (FPGA) به یکی از محبوب‌ترین رسانه‌های پیاده‌سازی برای مدارهای دیجیتال تبدیل شده‌اند و به صنعت 2 میلیارد دلاری در سال تبدیل شده‌اند. همانطور که هندسه های فرآیند به ناحیه زیر میکرون عمیق کوچک شده اند، ظرفیت منطقی FPGA ها به شدت افزایش یافته است و FPGA ها را به یک جایگزین پیاده سازی مناسب برای طرح های بزرگتر و بزرگتر تبدیل می کند. برای استفاده بهینه از این فرآیندهای جدید زیر میکرون عمیق، باید FPGA و ابزارهای طراحی به کمک کامپیوتر (CAD) خود را دوباره طراحی کرد. معماری و CAD برای FPGA های Deep-Submicron به چندین موضوع کلیدی در طراحی معماری های FPGA با کارایی بالا و ابزارهای CAD می پردازد، با تاکید ویژه بر مسائلی که برای FPGA های پیاده سازی شده در فرآیندهای زیر میکرون عمیق مهم هستند. سه عامل برای تعیین عملکرد یک FPGA ترکیب می‌شوند: کیفیت ابزارهای CAD که برای نگاشت مدارها به FPGA استفاده می‌شوند، کیفیت معماری FPGA، و طراحی الکتریکی (یعنی در سطح ترانزیستور) FPGA. Architecture and CAD for Deep-Submicron FPGA هر سه این مسائل را به صورت هماهنگ بررسی می کند. به منظور بررسی کیفیت معماری های مختلف FPGA، نیاز به ابزارهای CAD است که قادر به پیاده سازی خودکار مدارها در هر معماری FPGA مورد علاقه باشند. هنگامی که یک مدار در یک معماری FPGA پیاده‌سازی شد، برای ارزیابی کیفیت (سرعت به‌دست‌آمده، مساحت مورد نیاز) اجرای مدار در معماری FPGA تحت آزمایش، به مدل‌های منطقه و تاخیر دقیق نیاز دارد. بنابراین، این کتاب دارای سه کانون اصلی است: توسعه یک زیرساخت CAD با کیفیت بالا و بسیار انعطاف‌پذیر، ایجاد مدل‌های دقیق منطقه و تاخیر برای FPGA، و مطالعه چندین موضوع مهم معماری FPGA. معماری و CAD برای FPGA های Deep-Submicron یک مرجع ضروری برای محققان، متخصصان و دانشجویان علاقه مند به FPGA است.
فهرست مطالب :
CHAPTER 1 Introduction......Page 11
1.1 Overview of FPGAs......Page 12
1.2 FPGA Architectural Issues......Page 13
1.3 Approach and CAD Tools......Page 17
1.4 Book Organization......Page 18
1.5 Acknowledgments......Page 19
2.1.1 FPGA Programming Technologies......Page 21
2.1.2 FPGA Logic Block Architecture......Page 23
2.1.3 FPGA Routing Architecture......Page 24
2.2 CAD for FPGAs......Page 28
2.2.1 Synthesis and Logic Block Packing......Page 29
2.2.2 Placement......Page 32
2.2.3 Routing......Page 35
2.2.4 Delay Modelling......Page 41
2.2.5 Timing Analysis......Page 42
2.3 Summary......Page 44
3.1 Logic Block Packing......Page 47
3.1.1 Cluster-Based Logic Blocks......Page 48
3.1.2 Basic Logic Block Packing Algorithm:VPack......Page 49
3.1.3 Timing-Driven Logic Block Packing:T-VPack......Page 53
3.1.4 Result Quality of T-VPack vs.VPack......Page 58
3.2 Placement:VPR......Page 60
3.2.1 Overview of the VPR Placement Tool......Page 61
3.2.2 New Adaptive Annealing Schedule......Page 62
3.2.3 New Cost Function:Linear Congestion......Page 65
3.2.4 Incremental Net Bounding Box Updates......Page 68
3.3 Summary......Page 71
4.1 Position within the CAD flow......Page 73
4.2 Architecture Parameterization and Generation......Page 74
4.2.1 Architecture Parameterization......Page 75
4.2.2 The Routing-Resource Graph......Page 78
4.2.3 Automatic Architecture Generation from Parameters......Page 80
4.3.1 Cost Functions and Routing Schedules......Page 86
4.3.2 Speed Enhancements......Page 89
4.4.1 Superiority of Elmore Delay to the Linear Delay Model......Page 90
4.4.2 Directly Optimizing the Elmore Delay......Page 93
4.4.4 Dynamic Base Costs......Page 100
4.4.5 Routing Schedule......Page 102
4.5 Delay Extraction and Timing Analysis......Page 104
4.6.1 Routability-Driven Router and Placement Algorithm......Page 105
4.6.2 Timing-Driven Router......Page 109
4.7 Summary......Page 113
5.1 Motivation......Page 115
5.2.1 CAD Flow......Page 117
5.2.3 Significant FPGA Architectural Details......Page 119
5.3 Experimental Results:Directionally-Biased Routing......Page 120
5.3.1 Results for Square Logic Block Arrays......Page 121
5.3.2 Results for Rectangular Logic Block Arrays......Page 123
5.4 Experimental Results:Non-Uniform Routing......Page 125
5.4.1 Center/Edge Capacity Ratio......Page 126
5.4.2 Single Center Channel......Page 130
5.4.3 I/O Channel......Page 132
5.5 Summary......Page 136
6.1 Motivation......Page 137
6.2.1 CAD Flow......Page 140
6.2.2 Area Model......Page 142
6.2.3 Delay Model......Page 144
6.2.5 FPGA Architectural Assumptions......Page 146
6.3 Cluster Inputs Required vs. Cluster Size......Page 149
6.4 Flexibility of Logic Block to Routing Interconnect vs. Cluster Size......Page 151
6.5 Speed and Area-Efficiency vs. Cluster Size......Page 152
6.5.1 Discussion of Delay vs. Cluster Size Results......Page 155
6.6 Effect of Cluster Size on Compile Time......Page 157
6.7 Summary......Page 158
CHAPTER 7 Detailed Routing Architecture......Page 161
7.1 Motivation......Page 162
7.2 Experimental Methodology......Page 163
7.2.1 FPGA Architectural Assumptions......Page 164
7.2.2 CAD Flow......Page 165
7.2.3 Delay Model Accuracy......Page 166
7.2.4 Area Model......Page 167
7.3 Single Wire Length Architectures......Page 169
7.3.1 Switch Block Issues......Page 170
7.3.2 Best Single Wire Length......Page 173
7.3.3 Amount of Connectivity Between Logic Blocks and Channels......Page 175
7.4.1 Tri-State Buffer Routing Switches Only......Page 176
7.4.2 Length 4 Buffered Wires Plus Pass-Transistor-Switched Wires......Page 177
7.4.4 Length 4 Pass-Transistor-Switched Wires Plus Buffered Wires......Page 182
7.5.1 All Length 4 Buffered Wires......Page 185
7.5.2 Two-Wire-Type Architectures......Page 191
7.6 Wire Spacing for Speed......Page 193
7.7 Overall Architecture Comparison......Page 195
7.8 Summary......Page 199
8.1 Summary and Contributions......Page 201
8.2.1 CAD Tool Enhancements......Page 206
8.2.2 Future FPGA Architecture Research......Page 207
APPENDIX A Graphic Visualization in VPR......Page 209
B.1 Transistor-Level Schematics and Assumptions......Page 217
B.1.1 FPGA Routing Structures......Page 218
B.1.2 Logic Block Structures......Page 224
B.2 Delay and RC-Equivalent Circuit Extraction......Page 227
C.1 Sizing Pass Transistor Routing Switches......Page 231
C.2 Sizing Tri-State Buffer Routing Switches......Page 235
C.4 Metal Width and Spacing......Page 238
References......Page 243
Index......Page 253
توضیحاتی در مورد کتاب به زبان اصلی :
Since their introduction in 1984, Field-Programmable Gate Arrays (FPGAs) have become one of the most popular implementation media for digital circuits and have grown into a $2 billion per year industry. As process geometries have shrunk into the deep-submicron region, the logic capacity of FPGAs has greatly increased, making FPGAs a viable implementation alternative for larger and larger designs. To make the best use of these new deep-submicron processes, one must re-design one's FPGAs and Computer- Aided Design (CAD) tools. Architecture and CAD for Deep-Submicron FPGAs addresses several key issues in the design of high-performance FPGA architectures and CAD tools, with particular emphasis on issues that are important for FPGAs implemented in deep-submicron processes. Three factors combine to determine the performance of an FPGA: the quality of the CAD tools used to map circuits into the FPGA, the quality of the FPGA architecture, and the electrical (i.e. transistor-level) design of the FPGA. Architecture and CAD for Deep-Submicron FPGAs examines all three of these issues in concert. In order to investigate the quality of different FPGA architectures, one needs CAD tools capable of automatically implementing circuits in each FPGA architecture of interest. Once a circuit has been implemented in an FPGA architecture, one next needs accurate area and delay models to evaluate the quality (speed achieved, area required) of the circuit implementation in the FPGA architecture under test. This book therefore has three major foci: the development of a high-quality and highly flexible CAD infrastructure, the creation of accurate area and delay models for FPGAs, and the study of several important FPGA architectural issues. Architecture and CAD for Deep-Submicron FPGAs is an essential reference for researchers, professionals and students interested in FPGAs.